PGL50H FPGA器件数据手册/datasheet

发布时间：2025-09-07 22:51

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PGL50H FPGA可编程逻辑器件是深圳市紫光同创电子有限公司推出的全新低功耗、低成本FPGA产品，它采用了完全自主产权的体系结构和主流的40nm工艺。Logos系列FPGA包含创新的可配置逻辑模块（CLM）、专用的18Kb存储单元（DRM）、算术处理单元（APM）、多功能高性能IO以及丰富的片上时钟资源等模块，并集成了存储控制器（HMEMC）、模数转换模块（ADC）等硬核资源，支持多种配置模式，同时提供位流加密、器件ID（UID）等功能以保护用户的设计安全。基于以上特点，Logos系列FPGA能够广泛

特征

●高效的算术处理单元APM

- 每个APM支持1个18*18运算或2个9*9运算

- 支持输入、输出寄存器

- 支持48bit累加器

- 支持“Signed”以及“Unsigned”数据运算

●集成存储控制器硬核HMEMC

- 支持DDR2、DDR3、LPDDR

- 单个HMEMC支持x8、x16数据位宽

- 支持标准的AXI4总线协议

- 支持DDR3writeleveling和DQSgatetraining

- DDR3最高速率达800Mbps

●集成ADC硬核

- 10bit分辨率、1MSPS(独立ADC工作)采样率

- 多达12个输入通道

- 集成温度传感器

●丰富的时钟资源

- 支持3类时钟网络，可灵活配置

- 基于区域的全局时钟网络

- 每个区域有4个区域时钟，支持垂直级联

- 高速IO时钟，支持IO时钟分频

- 可选的数据地址锁存、输出寄存器

- 集成多个PLL，每个PLL支持多达5个时钟输出

●灵活的配置方式

- 支持多种编程模式

- JTAG模式符合IEEE1149和IEEE1532标准

- MasterSPI可选择最高8bit数据位宽，有效提高编程速度

- 支持BPIx8/x16、Serialslave、Parallelslave模式

- 支持AES-256位流加密(2)，支持64bitUID保护

- 支持SEU检错纠错

- 支持多版本位流回退功能

- 支持看门狗超时检测

- 支持编程下载

- 支持在线调试

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